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DRAM in modalità fast page
(Fast Page Mode DRAM)
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La DRAM di tipo fastpage (anche detta FPM, Fast Page Mode) è stata la
prima adottata dai fabbricanti di personal computer per ridurre il tempo
di accesso complessivo ai dati contenuti nella RAM. Ha avuto i suoi tempi
dÆoro nella seconda metà degli anni Ottanta e allÆinizio degli anni
Novanta. EÆ stata successivamente rimpiazzata dalla EDO RAM.
Il principio su cui si basa è quello di consentire lÆaccesso a diversi bit
che si trovano tutti sulla stessa riga di memoria, fornendoli uno dopo
lÆaltro senza pause. La memoria DRAM Funziona come nella consultazione di
libro, dove prima si cerca la pagina e quindi si cerca la riga contenente
lÆinformazione, lÆapproccio fast page riduce a metà il tempo di accesso
quando lÆinformazione successiva si trova sulla stessa pagina di quella
appena prelevata.
Gli accessi in lettura della memoria FPM iniziano con lÆattivazione di una
riga nella matrice della DRAM e continuano con lÆattivazione della prima
colonna di una locazione di memoria che contiene i dati desiderati. Ogni
pezzo dÆinformazione deve essere validato prima di essere trasferito al
sistema. Una volta che il pezzo corretto dÆinformazione è stato trovato,
la colonna si disattiva e viene attivata quella immediatamente successiva
in previsione del fatto che il dato richiesto si trovi nella locazione di
memoria adiacente a quella appena consultata. Nel momento in cui la
colonna viene disattivata si verifica uno stato di attesa visto che la CPU
deve attendere che la memoria completi il ciclo. Il buffer dei dati in
uscita viene spento e rimane in tale condizione fino a quando ha inizio il
ciclo successivo oppure fino a quando viene richiesto il prossimo pezzo
dÆinformazione.
Questo meccanismo funziona ragionevolmente bene solo con letture
sequenziali della memoria in una data riga ed è stato per anni la base di
funzionamento di tutti i PC in circolazione, anche se adesso comincia a
sentire i segni dellÆetà.
Idealmente, la lettura da una memoria FPM da 50 nanosecondi può richiedere
un ciclo burst di 6-3-3-3 (6 cicli di clock per il primo elemento dei
dati, seguito da 3 cicli di clock ognuno per i tre elementi successivi).
La prima fase include lÆoverhead (tempo perso in cicli di gestione
interni) generato dallÆattivazione della riga e della colonna. Una volta
attivata, la memoria può trasferire i dati alla velocità di tre cicli di
clock per elemento.
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